OBJETIVO GENERAL

Introducir el proceso de verificación funcional de circuitos digitales utilizando SystemVerilog.

OBJETIVOS ESPECÍFICOS

• Definir y ejecutar un plan de verificación a partir de la especificación de la arquitectura del diseño.
• Diseñar y desarrollar un ambiente de verificación.
• Aplicar herramientas de software para la verificación de un diseño.

DIRIGIDO A

• Profesionales o estudiantes avanzados de ingenierías afines al área de semiconductores con conocimientos previos en diseño lógico de sistemas digitales y lenguajes de descripción de hardware.
• Personas que hayan aprobado el curso ED-EIE-VLSI-3: Diseño lógico de circuitos digitales II.

Este curso es similar al curso Verificación Funcional de Circuitos Integrados Digitales, impartido por la Escuela de Ingeniería Eléctrica de la UCR, por lo que no se recomienda para estudiantes de la EIE de la UCR que ya hayan aprobado dicho curso.

REQUISITOS DE LOS PARTICIPANTES

• Haber aprobado el curso ED-EIE-VLSI-3 o tener conocimientos previos en diseño lógico de sistemas digitales y lenguajes de descripción de hardware.
• Debe contar con una computadora con acceso a internet.

DOCENTES

• Ing. Luis Li Chang, MSc
• Ing. Gerardo Castro Jiménez, MSc.

CONTENIDOS

• Introducción a la verificación (5 horas)
  • Verificación como parte del ciclo de diseño.
  • Espacio de estados.
  • Misión y objetivo de la verificación.
  • Costos de ingeniería.
• Introducción a System Verilog (10 horas)
  • Tipos de datos.
  • Interface.
  • Clases.
  • Interface virtual.
  • Aleatoriedad, restricciones e hilos.
• Ciclo de verificación (5 horas)
  • Especificación funcional.
  • Creación del plan de verificación.
  • Desarrollo del ambiente de verificación.
  • Depuración del HDL y el ambiente.
  • Regresiones.
  • Análisis de escapes.
• Jerarquía de verificación (3 horas)
  • Modelo V.
  • Niveles de jerarquía.
  • Modelo de bus funcional (BFM).
  • Observabilidad y controlabilidad.
• Estrategia de verificación (4 horas)
  • Contexto del DUV.
  • Creación de escenarios y “checkers”.
  • Puntos de observación.
  • Prueba directa y semi aleatoria.
• Ambiente de verificación (3 horas)
  • Componentes del ambiente de verificación: estímulo, monitoreo, chequeo y scoreboard.

EVALUACIÓN

• Exámenes: 75%
• Examen 1 (Unidades 1–2): 25%
• Examen 2 (Unidades 3–4): 25%
• Examen 3 (Unidades 5–6): 25%
• Proyecto Final: 25%