OBJETIVO GENERAL

Introducir conceptos avanzados en el diseño lógico de circuitos digitales.

OBJETIVOS ESPECÍFICOS

• Conocer sobre los modelos de retardo en Verilog (inercial y de transporte).
• Realizar el proceso de síntesis lógica en los circuitos digitales diseñados.
• Manejar arreglos multidimensionales de datos en Verilog.
• Modelar aspectos avanzados de circuitos digitales como pipelining o protocolos de comunicación utilizando Verilog.

DIRIGIDO A

• Personas que hayan aprobado el curso ED-EIE-VLSI-3: Diseño lógico de circuitos digitales I.

REQUISITOS DE LOS PARTICIPANTES

• Haber aprobado el curso ED-EIE-VLSI-3.
• Debe contar con una computadora con acceso a internet.

DOCENTES

• Ing. Luis Enrique Araya, MSc
• Ing. Erick Carvajal Barboza, PhD
• Ing. Luis Li Chang, MSc
• Ing. Roberto Rodriguez Rodriguez, PhD
• Ing. Gerardo Castro Jiménez, MSc.

CONTENIDOS

• Modelo de retardos en Verilog (2 horas)
  • Inserción de retardos en Verilog.
  • Tipos de retardo: inercial y de transporte.
• Síntesis Lógica de Circuitos Digitales (4 horas)
  • Definición y objetivos.
  • Entradas y salidas.
  • Flujo básico de síntesis lógica.
• Modelado de pipelining en Verilog (8 horas)
  • Conceptos fundamentales de pipelining.
  • Implementación de un procesador simple utilizando pipelining en Verilog.
• Modelado de protocolos de comunicación en Verilog (8 horas)
  • Introducción a protocolos de comunicación.
  • El protocolo de comunicación I2C.
• Conceptos avanzados de diseño digital (8 horas)
  • Conceptos de DFT.
  • Simulación de faltas.
  • Generación automática de patrones de prueba.
  • Prueba secuencial.
  • Built-In Selt Test.

EVALUACIÓN

• Exámenes: 75%
• Examen 1 (Unidades 1–2): 25%
• Examen 2 (Unidades 3–4): 25%
• Examen 3 (Unidad 5): 25%
• Proyecto Final: 25%