OBJETIVO GENERAL

Desarrollar habilidades necesarias para realizar el diseño lógico de sistemas digitales.

OBJETIVOS ESPECÍFICOS

• Introducir el concepto de lenguajes de descripción de hardware, en particular Verilog HDL.
• Conocer las bases semánticas de Verilog y los diferentes estilos de modelado de circuitos digitales.
• Conocer la sintaxis básica de Verilog.
• Modelar y simular circuitos combinacionales digitales en Verilog mediante la descripción estructural del mismo.
• Modelar y simular circuitos combinacionales digitales en Verilog mediante la descripción conductual del mismo.
• Modelar y simular circuitos secuenciales digitales en Verilog mediante la descripción conductual del mismo.
• Evaluar la correcta implementación del código Verilog mediante el uso de bancos de pruebas.

DIRIGIDO A

• Profesionales o estudiantes avanzados de ingenierías afines al área de semiconductores con conocimientos previos en sistemas digitales.
• Personas que hayan aprobado el curso ED-EIE-VLSI-1: Introducción a los sistemas digitales.

Este curso es similar al curso Circuitos Digitales II, impartido por la Escuela de Ingeniería Eléctrica de la UCR, por lo que no se recomienda para estudiantes de la EIE de la UCR que ya hayan aprobado dicho curso.

REQUISITOS DE LOS PARTICIPANTES

• Conocimientos previos en sistemas digitales o haber aprobado el curso ED-EIE-VLSI-1.
• Debe contar con una computadora con acceso a internet.

DOCENTES

• Ing. Luis Enrique Araya, MSc
• Ing. Erick Carvajal Barboza, PhD
• Ing. Luis Li Chang, MSc
• Ing. Roberto Rodriguez Rodriguez, PhD
• Ing. Gerardo Castro Jiménez, MSc.

CONTENIDOS

• Introducción al Modelado de Hardware (2 horas)
  • Breve reseña histórica.
  • Objetivos de HDL: síntesis y simulación.
  • Programación concurrente.
• Modelado Estructural de Circuitos Combinacionales (6 horas)
  • Sintaxis básica de Verilog.
  • Módulos y puertos.
  • Cables y registros.
  • Instanciación de compuertas lógicas.
• Modelado Conductual de Circuitos Combinacionales (8 horas)
  • Modelado del flujo de datos mediante assign y operadores (~, &, |, ^, +, -, etc).
  • Procedimientos always.
  • Operadores de control (if-else, case, etc).
• Generación de Estímulos mediante Bancos de Pruebas (4 horas)
  • Bloque initial.
  • Generación de estímulos.
  • Análisis de ondas.
• Modelado Conductual de Circuitos Secuenciales (10 horas)
  • Generación de la señal de reloj.
  • Asignaciones bloqueantes y no bloqueantes.
  • Modelado de máquinas de estado en Verilog.

EVALUACIÓN

• Exámenes: 75%
• Examen 1 (Unidades 1–2): 25%
• Examen 2 (Unidades 3–4): 25%
• Examen 3 (Unidad 5): 25%
• Proyecto Final: 25%